Verilog HDL

Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

基础语法

逻辑值

0：逻辑低电平，条件为假；

1：逻辑高电平，条件为真；

z：高阻态，无驱动Z；

x：未知逻辑电平；

//模块关键字  	module
//            	endmodule

//输入关键字  	input 
//输出关键字	output

//线网型变量 	wire  
//寄存器型变量	reg
//参数			
//parameter		可修改，实例化
//localparam 	模块内部使用，不能实例化

//常量
//格式			[位宽]['][数值进制符号][数值]
//数值进制符号	h-十六进制	o-八进制	b-二进制	d-十进制

//赋值
//阻塞赋值		=
//非阻塞赋值	<=
module modulename(
    input a,
    input b,
    input c,
    output out
);

always @(a,b,c) begin
    case()
       
    endcase

end

endmodule

算数运算符

• + 加法，如 assign c=a + b;即把 a与 b 的和赋值给 c)

• - 减法，如 assign c = a- b;即把 a 减 b 的差赋值给 c)

• * 乘法，如 assign c= a * 3;即让 a 和 3 相乘,结果赋值给 c,但是一般不用乘号)

• / 除法，如 assign c = a /2;即让 a 和 2 相除,结果赋值给 c,一般也不用除号)

• % 求模，或称为求余，要求%两侧均为整型数据，5%3 的值为 2，用在测试文件)

系统函数

'timescale 1ns/1ns//时间尺度预编译指令 时间单位/时间精度